КР1801ВМ1, консолидированная информация из разных источников Опции

[SuperMax]

Скан из справочника

[SuperMax]

вырезка по 1801ВМ1

Код

  

         PDP11 - СОВМЕСТИМЫХ МИКРОПРОЦЕССОРОВ

       <Last correction : Date 20/12/89  Time 06:01:14>


    Описание процессоров серии 1801/1806.

Внимание! Обе  серии  имеют  большой  набор  БИС  обвязки,  реализованных  на
универсальных вентильных матрицах 1801ВП1  и  1806ВП1,  среди  которых  есть:
контроллеры клавиатуры, контроллеры графики, схемы управления памятью, в  том
числе со встроенным контролем по  Хэммингу,  контроллеры  последовательных  и
параллельных  интерфейсов,  контроллеры  дисководов,   таймеры    и    другие
устройства.  Набор  ПЗУ  1801РЕ2  содержит  программы  пультового  терминала,
поддержки реализации дополнительных команд, другие программы. Специально  под
шину QBUS разработано ППЗУ 573РФ3.  Информация  о  прошивках  ПЗУ  имеется  в
файле  1801RE.DOC,  о  прошивках  матричных  БИС  -  в   файле    1801VP.DOC.
Имеются  ППЗУ  с  электрической  сменой  информации  и   интерфейсом    QBUS.
Как  дополнение  серии  1801  разработана  серия  1809.  В  ней   отсутствует
процессор,  но  есть  многоканальные  коммутаторы,  контроллеры   клавиатуры,
видеоконтроллеры,  контроллер  накопителя   на    магнитофоне,    контроллеры
последовательных каналов, байтовый программируемый интерфейс, статическое ОЗУ
1кХ16 с циклом 400 нс, интерфейсом QBUS и программируемыми старшими разрядами
адреса, масочные ПЗУ.  Указанные  серии  совместимы  и  могут  использоваться
совместно с сериями 588,1811,1802,1804.

1801ВМ1

16-разрядный микропроцессор
технология n-MOS, быстродействие до 500-600 тыс. регистровых сложений/с
тактовая частота 100 кГц - 6 МГц
напряжение питания +5В+-10%
потребляемая мошность до 1.2 Вт
входное напряжене 0..Uип
емкость нагрузки <100 пФ
электростатический потенциал <100В
корпус металлокерамический 42-выводный 429.42-5
системная магистраль МПИ (QBUS)
69 команд: базовый набор +XOR+SOB(+MUL для 1801ВМ1Г)
8 регистров обшего назначения
4 уровня запросов прерываний
адресное пространство 64 Кбайт
имеются аппаратные средства построения многопроцессорных систем с числом
процессоров до 4.


    Цоколевка:

1    CLCI    вх    вход тактовой частоты
2    SACK    вх/вых    подтверждение захвата ПДП
3    DMGI    вх    вход предоставления ПДП
4    DMGO    вых    выход предоставления ПДП
5    DMR    вх/вых    требование ПДП
6    ?    вх    назначение неизвестно. Соединить с +5
7    SEL1    вых    выборка первого внешнего регистра
8    SEL2    вых    -"- второго
9    AD0    вх/вых    разряд шины адреса-данных
10    AD1    вх/вых    разряд шины адреса-данных
11    AD2    вх/вых    разряд шины адреса-данных
12    AD3    вх/вых    разряд шины адреса-данных
13    AD4    вх/вых    разряд шины адреса-данных
14    AD5    вх/вых    разряд шины адреса-данных
15    AD6    вх/вых    разряд шины адреса-данных
16    AD7    вх/вых    разряд шины адреса-данных
17    AD8    вх/вых    разряд шины адреса-данных
18    AD9    вх/вых    разряд шины адреса-данных
19    AD10    вх/вых    разряд шины адреса-данных
20    AD11    вх/вых    разряд шины адреса-данных
21    GND        обший
22    AD12    вх/вых    разряд шины адреса-данных
23    AD13    вх/вых    разряд шины адреса-данных
24    AD14    вх/вых    разряд шины адреса-данных
25    AD15    вх/вых    разряд шины адреса-данных
26    PA1    вх    адрес процессора в системе
27    PA0    вх    адрес процессора в системе
28    BSY    вых    занятость шины
29    DCLO    вх    авария источника питания
30    ACLO    вх    авария питаюшей сети
31    IRQ1    вх    запрос радиального прерывания "пульт"
32    IRQ2    вх    запрос прерывания от таймера, задний фронт, вект.100
33    IRQ3    вх    запрос радиального прерывания,задний фронт, вект.270
34    INIT    вх/вых    сброс устройств на магистрали/сброс процессора
35    VIRQ    вх    требование векторного прерывания
36    IAKO    вых    предоставление прерывания
37    DOUT    вых    сопровождение записи
38    DIN    вых    сопровождение чтения
39    RPLY    вх    ответ пассивного устройства
40    WTBT    вых    запись/байт
41    SYNC    вых    синхронизация активного устройства
42    Ucc        +5В


В состав процессора входят:
операционный блок ОБ, блок микропрограммного управления БМУ, блок  прерываний
БПР, интерфейсный блок ИБ, блок согласования БС, буферный регистр команд БРК.
ОБ предназначен для вычисления и хранения адреса, приема и  хранения  данных,
выполнение арифметических и логических операций, выдача данных  на  системную
шину, формирование состояний. Основу ОБ составляют четырнадцать  16-разрядных
регистров, 16-разрядное АЛУ,  регистр  состояния  процессора  (PSW),  регистр
адреса  и  данных.  Восемь  из  четырнадцати  регистров  операционного  блока
и PSW программно доступны.Остальные регистры доступны только микропрограммно.

    В  АЛУ  выплняются  арифметические   и    логические    операции    и
вырабатываются признаки. После этого, если необходимо, выполняется  сдвиг  на
один разряд. Связь ОБ с внутренней шиной микропроцессора осуществляется через
регистры  адреса  и  данных.  БМУ  предназначен  для  преобразования  команды
микропроцессора в последовательность микрокоманд. Основу БМУ составляет  ПЛМ,
имеющая 250 логических произведений.
    Блок прерываний  предназначен  для  организации  логики  приоритетных
прерываний микропроцессора. Информация с БПР поступает  в  БМУ.  Интерфейсный
блок  обеспечивает  обмен  между  внешней  шиной  и  внутренней   магистралью
микропроцессора.
    В  интерфейсном  блоке  осуществляется  анализ    положеня    данного
микропроцессора в многопроцессорной системе. В зависимости от этого  меняются
характеристики отдельных выводов: DMR, SACK, DMGI, DMGO. Первые два  сигнала,
в зависимости от того, является ли данный кристалл главным  или  не  главным,
будут входами или  выходами.  Интерфейсный  блок  управляет  также  системной
магистралью и осуществляет арбитраж запросов на  обмен  по  принципу  "первым
пришел - первым обслужился".
    Блок синхронизации управляет приемопередатчиками шины адрес - данные.
Буферный регистр команд служит для  приема  и  хранения  текущей  команды.  В
микропроцессоре  осуществляется  совмещение  процессов  выполнения    текущей
команды и приема следующей. Текущая команда хранится в  БМУ,  а  новая  может
приниматься в БРК.
    Величина тайм - аута зависания шины составляет 64  такта  процессора.
В случае отсутствия сигнала SYNC  в  течение  указанного  промежутка  времени
после установки сигналов DIN или DOUT, произойдет  прерывание  по  4  ячейке.
    Микропроцессор может работать в многопроцессорных системах в качестве
главного процессора или подчиненного.  Не  главное  устройство  сигналом  DMR
запрашивает разрешение на захват шины у главного,  который  формирует  сигнал
DMGO.  Этот  сигнал  проходит  через  каждый  неглавный  процессор  по   цепи
обслуживания прямого доступа  последовательно.  Если  DMR  не  был  выставлен
данной микросхемой, происходит транслирование  сигнала  на  вывод  DMGO  этой
микросхемы. Если данный неглавный процессор,  выставив  сигнал  DMR,  получил
сигнал на  выводе  DMGI,  он  блокирует  дальнейшее  распространение  сигнала
подтверждения прямого доступа  и  выставляет  SACK.  После  этого  процессор,
захвативший шину, выставляет адрес и сигнал  BSY,  снимая  DMR;  сигнал  SACK
снимется одновременно с сигналом DIN или DOUT в зависимости от  вида  обмена.
    Блокирование  прохождения  сигнала  разрешения  захвата  прекращается
после снятия сигнала RPLY пассивным устройством.  Выставив  следующий  запрос
DMR, микропроцессор может выполнять еще один цикл обмена, не сбрасывая  SACK.
Если главному процессору нужно захватить системную шину, он блокирует  выдачу
DMGO на не главные  устройства  до  окончания  собственного  цикла  обмена  и
микропроцессор может выйти на шину лишь в случае отсутствия  запросов  DMR  и
SACK от не главных устройств. Если эти сигналы выставляются  во  время  цикла
захвата шины главным процессором, сигналы запросов  приостановят  новый  цикл
захвата. Шина будет предоставлена  не  главному  процессору,  сформировавшему
запрос.  Наивысшим  приоритетом  в  системе   будет    обладать    процессор,
непосредственно соединенный с главным процессором по цепи DMGO - DMGI.

    Микропроцессор имеет два сигнала для обращения  к  внешним  регистрам
SEL1 и SEL2.

Адреса внешних регистров:
номер МП    адреса регистров
        SEL1    SEL2
00        177716    177714
01        177736    177734
10        177756    177754
11        177776    177774


Тип обмена с внешним регистром можно определить  по  сигналу  DIN  или  DOUT.
Сигнал RPLY не требуется.
    Для инициирования  процессора  необходимо  подать  на  него  питающее
напряжение, при этом произойдет начальная установка управляющих  элементов  и
будет выставлен сигнал INIT. На начальные установки требуется не менее 4  мс.
Далее необходимо подать DCLO, после чего INIT перейдет в высокий  уровень,  и
не менее, чем через 70 мс снять DCLO. После этого процессор начнет  работать.
Сначала будет считан SEL1 по адресу 177716. В PC будет занесен  старший  байт
SEL1 в старший, и нули - в младший. В PSW  будет  загружена  константа  340Q.
Назначение битов слова состояния соответствует стандартному.

Времена выполнения команд:

     одноадресных                 двухадресных
метод        время        метод адресации        время
адресации    выполнения    источн.    приемн.        выполнения
    0        8T+tn        0    0        8T+tn
    1        21T+3tn        1    0        18T+2tn
    2        20T+3tn        2    0        18T+2tn
    3        27T+3tn        3    0        25T+3tn
    4        21T+3tn        4    0        20T+2tn
    5        28T+4tn        5    0        26T+3tn
    6        27T+4tn        6    0        25T+3tn
    7        34T+5tn        7    0        32T+3tn
                0    1        26T+2tn
Время выполнения команд        0    2        28T+2tn
управления HALT=54T+7tn        0    3        31T+3tn
команд IOT,BPT,EMT,TRAP        0    4        28T+2tn
42T+5tn; команд устано-        0    5        32T+3tn
вки и очистки признаков        0    6        31T+3tn
8T+tn;     максимальное        0    7        40T+4tn
время ожидания ПДП  8T+        1    1        28T+3tn
+2tn для цикла ввод-па-        2    2        30T+3tn
уза-вывод; максимальное        3    3        40T+5tn
время от момента запро-        4    4        31T+3tn
са прерывания до выбор-        5    5        42T+5tn
ки первой команды ново-        6    6        40T+5tn
го  процесса   98T+12tn        7    7        56T+7tn
(время выполнения самой
длинной команды  + IOT)

В  таблицах  приведены   времена    иполнения    для    одноадреных    команд
COM, INC, DEC, ADC,  SBC,  ASR,  ASL,  ROL,  ROR,  CLR,  и  для  двухадресных
ADD, SUB, BIC, BIS, XOR. За T обозначен период тактовой  частоты  процессора,
tn-время между выдачей DIN/DOUT и приходом RPLY.