Q-Bus (LSI-11 Bus) МПИ |
Здравствуйте, гость ( Вход | Регистрация )
Q-Bus (LSI-11 Bus) МПИ |
SuperMax |
22.3.2015, 0:38
Сообщение
#1
|
Администратор Группа: Root Admin Сообщений: 6 290 Регистрация: 7.1.2006 Из: Красноярск Пользователь №: 1 |
Q-Bus (также известная как LSI-11 Bus) — одна из разновидностей шин, применяемых в компьютерах PDP-11 и MicroVAX фирмы Digital Equipment Corporation.
Q-Bus являлась удешевленным вариантом шины Unibus и использовала мультиплексирование, так что линии данных и адреса использовали те же самые контакты. Это позволяло как уменьшить размер так и удешевить конструкцию, при сохранении практически такой же функциональности. Спустя некоторое время адресное пространство шины было увеличено с 16 до 18 и далее до 22 бит. Также были добавлены режимы пересылки блоков данных. Технические особенности Также как и Unibus, Q-Bus использует:
Адресацию с точностью до байта означает, что минимальной адресуемой единицей на шине является 8-ми битный байт. Операция чтения на шине всегда происходит пословно по четному адресу (AD0=0) и ненужный байт просто отбрасывается. При записи байта адресная линия AD0 используется специальным образом, в качестве индексной — для указания смещения в передаваемом слове к передаваемому байту. При AD0=0 байт передаётся по линиям AD0 - AD7 и должен быть записан в младший байт адресуемого слова, тогда как при AD0=1 байт передаётся по линиям AD8 - AD15 и должен быть записан в старший байт адресуемого слова. Существует специальная линия — WTBT (на МПИ — БАЙТ или ПЗП), обозначающая что происходит операция записи только одного байта слова. При записи целого слова (WTBT=0) состояние адресной линии AD0 игнорируется. При работе программы - все 16-битные операции (операции со словом) могут обращаться только по чётным адресам, а 16-битная операция по нечётному адресу, в зависимости от типа процессора, или вызывает прерывание особого вида (ошибка шины), или осуществляется по чётному адресу. Строгие отношения главный-подчинённый на шине означает, что в каждый текущий момент времени только одно устройство может быть в состоянии Главный (Master или Ведущий) на шине. Ведущее устройство инициирует операцию на шине и ему отвечает максимум одно ведомое устройство. Ведущее устройство может инициировать любую операцию — чтение или запись. После окончания цикла шины механизм арбитража выбирает новое устройство, которое будет главным на шине в следующем цикле. Асинхронный протокол взаимодействия означает что длина цикла шины не зафиксирована во времени; продолжительность каждого отдельного цикла на шине определяется исключительно взаимодействием Ведущего и Ведомого (Master и Slave) устройств в текущем цикле. Эти устройства используют специальные сигналы готовности (RPLY или СИП) для управления длительностью цикла шины. Кроме того, специальная логика Ведущего устройства ограничивает максимальную длительность цикла для предотвращения зависания. В зависимости от поколения, Q-Bus содержала 16, 18, или 22 линии адреса-данных BDAL (Bus Data/Address Line). При этом, в цикле шины 16, 18, или 22 линии использовались в фазе адреса для передачи физического адреса, а затем 8 или 16 младших линий использовались для передачи данных в фазе передачи данных. В некоторых системах по старшим линиям в фазе передачи данных передавались контрольные разряды или биты четности. Системы нового поколения могли поддерживать блочный режим работы шины, когда после фазы передачи адреса следовала одна или более фаз передачи данных (при это данные должны были располагаться в последовательных адресах). Поскольку шина Q-Bus мультплексирована и при передаче адреса передача данных невозможна, блочный режим позволял уменьшить количество фаз адреса и дать больше времени на передачу данных, позволяя увеличить пропускную способность шины. Более подробно можно прочитать в документации В СССР был выпущен функциональный аналог шины Q-Bus — Магистральный параллельный интерфейс (иногда Межмодульный параллельный интерфейс) МПИ, который использовался в компьютерах ДВК, Электроника 60 и СМ-1425. -------------------- Живы будем - Не помрем !
|
SuperMax |
7.4.2016, 23:19
Сообщение
#2
|
Администратор Группа: Root Admin Сообщений: 6 290 Регистрация: 7.1.2006 Из: Красноярск Пользователь №: 1 |
Код Well, here goes a piece of ASCII art, I hope. Remember that the backplane comes in 4 sections ABCD, each of which has 2 sides 1 and 2, and several slots. So the CPU board goes in slots 1A and 1B. Looking at the backplane from the pins, it is something like this: --------------------------------- | D | C | B | A | this is row 1 --------------------------------- continue with row 2, ... Next step of enlargement: look at connector A. (B is identical, just placed one unit to the left) Each character represents a pin. The spacing is staggered. U1 S1 P1 M1 K1 H1 E1 C1 A1 V1 T1 R1 N1 L1 J1 F1 D1 B1 U2 S2 P2 M2 K2 H2 E2 C2 A2 V2 T2 R2 N2 L2 J2 F2 D2 B2 Quick sanity check: the "1" side of the board has the components on it. With the board held component side down, handles away from you, the connector finger on your left is AA2. (connector A, pin A, side 2) It is followed by AB2, AC2, ... up to AV2. (connector A, pin V, side 2). The next set of connectors to the right starts with BA2 and runs to BV2. The side-1 fingers are on the other side of the board (obviously). Notice that the alphabet is ABCDEFHJKLMNPRSTUV No characters that could be confused with numbers. BIRQ5 AA1 MSpareB AL1 BDCOK BA1 MSpareB BL1 +5 AA2 BIRQ4 AL2 +5 BA2 BDAL07 BL2 BIRQ6 AB1 GND AM1 BPOK BB1 GND BM1 -12 AB2 BIAKI AM2 -12 BB2 BDAL08 BM2 BDAL16 AC1 BDMR AN1 BDAL18 BC1 BSACK BN1 GND AC2 BIAKO AN2 GND BC2 BDAL09 BN2 BDAL17 AD1 BHALT AP1 BDAL19 BD1 BIRQ7 BP1 +12 AD2 BBS7 AP2 +12 BD2 BDAL10 BP2 SSpare1 AE1 BREF AR1 BDAL20 BE1 BEVNT BR1 BDOUT AE2 BDMGI AR2 BDAL02 BE2 BDAL11 BR2 SSpare2 AF1 +5B AS1 BDAL21 BF1 +12B BS1 BRPLY AF2 BDMGO AS2 BDAL03 BF2 BDAL12 BS2 SSpare3 AH1 GND AT1 SSpare8 BH1 GND BT1 BDIN AH2 BINIT AT2 BDAL04 BH2 BDAL13 BT2 GND AJ1 PSpare1 AU1 GND BJ1 ASpare2 BU1 BSYNC AJ2 BDAL00 AU2 BDAL05 BJ2 BDAL14 BU2 MSpareA AK1 +5B AV1 MSpareB BK1 +5 BV1 BWTBT AK2 BDAL01 AV2 BDAL06 BK2 BDAL15 BV2 +12 AD2 BDAL06 BK2 BDMGI AR2 BWTBT AK2 +12 BD2 BDAL07 BL2 BDMGO AS2 GND AC2 +12B BS1 BDAL08 BM2 BDMR AN1 GND AJ1 +5 AA2 BDAL09 BN2 BDOUT AE2 GND AM1 +5 BA2 BDAL10 BP2 BEVNT BR1 GND AT1 +5 BV1 BDAL11 BR2 BHALT AP1 GND BC2 +5B AS1 BDAL12 BS2 BIAKI AM2 GND BJ1 +5B AV1 BDAL13 BT2 BIAKO AN2 GND BM1 -12 AB2 BDAL14 BU2 BINIT AT2 GND BT1 -12 BB2 BDAL15 BV2 BIRQ4 AL2 MSpareA AK1 ASpare2 BU1 BDAL16 AC1 BIRQ5 AA1 MSpareB AL1 BBS7 AP2 BDAL17 AD1 BIRQ6 AB1 MSpareB BK1 BDAL00 AU2 BDAL18 BC1 BIRQ7 BP1 MSpareB BL1 BDAL01 AV2 BDAL19 BD1 BPOK BB1 PSpare1 AU1 BDAL02 BE2 BDAL20 BE1 BREF AR1 SSpare1 AE1 BDAL03 BF2 BDAL21 BF1 BRPLY AF2 SSpare2 AF1 BDAL04 BH2 BDCOK BA1 BSACK BN1 SSpare3 AH1 BDAL05 BJ2 BDIN AH2 BSYNC AJ2 SSpare8 BH1 qbus.backplane.txt ( 3.09 килобайт ) Кол-во скачиваний: 2207 -------------------- Живы будем - Не помрем !
|
Текстовая версия | Сейчас: 6.6.2024, 19:51 |