Приветствую!
Подскажите, пожалуйста, как формируется задержка 70 мс между DCLO и ACLO, если постоянная времени R14C7 всего 0.00094 мс? При частоте регистра D11 3 МГц даже в лучшем случае задержка в нём не добавит практически ничего. Цепь 154 нагружена на вход триггера D3.1 (ЗАГЛ/СТР)
Сейчас выход D2.3 висит в воздухе, но задержки "мин 70 мс" нет. Увеличение ёмкости С7 ожидаемо даёт появление задержки. Я несколько в растерянности, буду благодарен на разъяснение, где ошибаюсь.

Нажмите для просмотра прикрепленного файла

Как я помню, там реально маленькая задержка - и да 70мс там нет

На всех БКшках, что у меня были, ради интереса промерял интервал между ACLO и DCLO, ибо, ну это протокол запуска процессора, так-то. Так вот, только на ОДНОЙ была задержка между сигналами "как по учебнику" - 320 мс. То есть, 0,32 сек. На остальных эти сигналы поднимались, можно сказать, одновременно.